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Mendez, I., (2023). Diseño de un procesador criptográfico de curvas elípticas para el dispositivo WISP [Pontificia Universidad Católica del Perú]. http://hdl.handle.net/20.500.12404/24411
Mendez, I., Diseño de un procesador criptográfico de curvas elípticas para el dispositivo WISP []. PE: Pontificia Universidad Católica del Perú; 2023. http://hdl.handle.net/20.500.12404/24411
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Título: Diseño de un procesador criptográfico de curvas elípticas para el dispositivo WISP
Autor(es): Mendez Cabana, Igor Ivan
Asesor(es): Silva Cárdenas, Carlos Bernardino
Palabras clave: Internet de las cosas; Redes inalámbricas--Sensores; Criptografía
Campo OCDE: https://purl.org/pe-repo/ocde/ford#2.02.01
Fecha de publicación: 2-mar-2023
Institución: Pontificia Universidad Católica del Perú
Resumen: El internet de las cosas (IoT) está creciendo a un ritmo acelerado y con ello las redes de
sensores están tomando una mayor importancia. Los nuevos avances se enfocan en disminuir
los costos, facilitar la implementación y la escalabilidad de estas redes. En este sentido, la
tecnología RFID es una alternativa que brinda mejoras en estos aspectos. Esto se debe a que
al no usar baterías para la implementación de los nodos permite que sean más baratos y
brinda más capacidad de conectividad. La plataforma WISP (Wireless Identification Sensing
Platform) es una etiqueta RFID programable que facilita el desarrollo de nodos RFID y que
ha facilitado la investigación de nuevos protocolos de comunicación y de seguridad en RFID.
Por otro lado, un problema que afecta la adopción de esta tecnología es el gran incremento de
ciberataques a nodos IoT en los últimos años. Esto se debe principalmente a su baja seguridad
ya que con sus limitaciones en recursos de hardware y energía se dificulta desarrollar
criptografías en software óptimas.
En este trabajo se presenta la arquitectura de un procesador criptográfico de Curvas
elípticas (ECC) de bajo consumo energético para un FPGA y que cumple con las limitaciones
energéticas para ser utilizado con la etiqueta WISP. Además, el procesador propuesto soporta
operaciones sobre GF(p) en curvas Weierstrass. Por otro lado, la operación de multiplicación
modular se realiza utilizando el algoritmo Multiple Word Radix-2 Montgomery Multiplication
(MWR2MM). De esta manera se puede implementar una arquitectura con forma de matriz
sistólica lo que permite un alto nivel de paralelización y pipelining. Finalmente, se
disminuyen las transiciones de señales y se eliminan los glitches que generan consumo
energético innecesario.
Se realizó la simulación utilizando un campo de 192 bits en el FPGA igloo AGL1000V2.
Como resultado se obtuvo una latencia de 4,157,358 ciclos de reloj. Además, a una
frecuencia de 6MHz se obtuvo una potencia de 5.74 mW lo cual implica que, a medio metro
de distancia de la antena, la etiqueta WISP necesitará 1.6 segundos para completar una
operación de multiplicación de punto.
Enlace al repositorio: http://hdl.handle.net/20.500.12404/24411
Disciplina académico-profesional: Ingeniería Electrónica
Institución que otorga el grado o título: Pontificia Universidad Católica del Perú. Facultad de Ciencias e Ingeniería
Grado o título: Ingeniero Electrónico
Jurado: Raffo Jara, Mario Andres; Silva Cardenas, Carlos Bernardino; Calienes Bartra, Walter Enrique
Fecha de registro: 3-mar-2023
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