Diseño e implementación de un analizador lógico digital usando un dispositivo de lógica programable

Abstract

La presente tesis desarrolla la implementación de un analizador lógico de tiempos basado en un dispositivo de lógica programable FPGA de la familia Cyclone II por la empresa Altera Corporation. Para esto, nos basarnos en herramientas proporcionadas por Altera como son el Quartus II, el SOPC Builder usados para el desarrollo del Hardware, y el Nios II IDE usado para el desarrollo del firmware. La implementación fue realizada usando la tarjeta de desarrollo DE2 fabricada por la empresa Terasic Inc. Debido al uso de una tarjeta de desarrollo general algunos aspectos de un analizador lógico de tiempos no pudieron ser implementados como el circuito de adaptación de señales, limitándonos solo a analizar señales de niveles lógicos 3.3V-LVTTL. El analizador lógico de tiempos consta de 32 canales de entrada, funcionando a una velocidad de muestreo de 100 MHz y utiliza palabras de disparo de 32 bits con una máscara que nos permite hacer un análisis solo de los bits que nos interesan. Se han considerado tres posibilidades de disparo cuando la palabra es igual, mayor o menor a la palabra de disparo. Adicionalmente, se ha considerado la posibilidad de almacenar datos previos y posteriores al disparo, especificando la cantidad de datos que se requiera para cada caso. Los datos adquiridos serán almacenados solo en el caso de que el dalo actual sea diferente al dato anterior, la profundidad de canal es de 4 Kilo muestras. Aunque esto pueda parecer poco, si tomamos en cuenta que el dispositivo diseñado solo almacena datos cuando ocurre una variación, esto hará que solamente se almacenen los dalos diferentes y no una cantidad muy grande de elementos repetidos como en la mayoría de Analizadores Lógicos de Tiempo.