Diseño e implementación de un microprocesador para PLC sintetizado en FPGA y su interfaz con la PC para optimizar tiempos de respuesta

Abstract

El objetivo de la presente tesis es determinar si la implementación de un microprocesador sintetizado en FPGA basado en la norma IEC 61131-3 genera convenientes tiempos de respuesta en comparación a otros microprocesadores para PLC. El estudio y el método son de tipo experimental ya que se implementa el microprocesador en un dispositivo FPGA. La muestra estuvo conformada por los microprocesadores evaluados por M. Chmiel et. al y los de los PLC de la EPIE-UNSA, cuyos tiempos de ejecución de instrucciones fueron extraídos de sus hojas de datos. Los resultados obtenidos demuestran un aumento en la rapidez de ejecución de instrucciones por un factor de hasta 27.125, asimismo, se obtuvo una reducida utilización de recursos lógicos (6 %) en el FPGA xc7a100tcsg324-1 de Xilinx mientras que en el EP4CE10E22C8 de Intel fue de hasta 67 %. También se implementaron programas de control típicos en PLCs, obteniendo una mejora en el rendimiento con un porcentaje de hasta 61.4% menos de tiempo de respuesta para la ejecución de un programa. Asimismo, la interfaz implementada permitió cargar un programa de control y recopilar los estados de las variables internas del microprocesador, brindando al usuario una herramienta útil para interactuar con el mismo. Por lo tanto, la investigación permite concluir que el microprocesador para PLC implementado en ambos FPGAs es superior en sus tiempos de respuesta en comparación con los microprocesadores de los PLCs de la EPIE-UNSA y la mayoría de microprocesadores evaluados por M. Chmiel et. al.